반도체 산업 전반에 대한 이해를 시작으로,
ESG 관점에서의 환경 관리 및 SoC 구조
분석을 통해 설계자의 기초 소양을 다집니다.
이후, Verilog HDL 언어를 활용한 기초 RTL
설계와 논리회로의 구성 원리를 익히며 디지털
논리 설계의 기반을 구축합니다.
설계된 RTL을 Synthesis하여 게이트 수준
Netlist로 변환하고, 이를 Hierarchical Design로
구성하는 법을 배웁니다.
Equivalence Check을 통해 원본 RTL과 합성
결과물 간의 일치 여부를 검증하며, 설계 오류를 직접
찾아내는 능력을 기릅니다.
SoC 회로의 성능을 보장하기 위한 DFT
(Design for Testability) 기법을 학습하고,
Scan 삽입 등의 실습을 통해 양산 테스트의 기반을
설계합니다.
또한 STA(Static Timing Analysis)를 통해 타이밍
오류를 검출하고 성능을 분석하는 등 고속 회로 동작
검증 역량을 갖춥니다.
설계 마감 단계에서 필요한 저전력 설계 전략,
Layout 설계 및 검증, 반도체 후공정 단계를 학습하며
실제 제품화까지의 흐름을 이해합니다.
이 과정을 통해 설계 전주기를 종합적으로 이해하고,
산업 현장에서의 전문 설계자 관점을 체득합니다.
Synopsys EDA 툴을 활용한 실무형 팀 프로젝트를
통해 지금까지 학습한 내용을 종합 적용합니다.
설계, 시뮬레이션, 합성, 검증까지의 모든 과정을
팀별로 수행하며, 코아시아세미코리아와 가온칩스의
현직 멘토가 기술 피드백과 진단을 제공하여 현장과
동일한 수준의 실습 경험을 제공합니다.
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